Geavanceerde verpakkingen zijn een van de technologische hoogtepunten van het 'More than Moore'-tijdperk.Omdat het steeds moeilijker en duurder wordt om chips op elk procesknooppunt te miniaturiseren, stoppen ingenieurs meerdere chips in geavanceerde pakketten, zodat ze niet langer moeite hoeven te doen om ze te verkleinen.Dit artikel biedt een korte introductie tot 10 van de meest voorkomende termen die worden gebruikt in geavanceerde verpakkingstechnologie.
2.5D-pakketten
Het 2.5D-pakket is een vooruitgang van de traditionele 2D IC-verpakkingstechnologie, waardoor fijnere lijnen en ruimtegebruik mogelijk zijn.In een 2,5D-pakket worden kale dies gestapeld of naast elkaar geplaatst op een tussenlaag met silicium via via's (TSV's).De basis- of tussenlaag zorgt voor connectiviteit tussen de chips.
Het 2.5D-pakket wordt doorgaans gebruikt voor hoogwaardige ASIC's, FPGA's, GPU's en geheugenkubussen.In 2008 verdeelde Xilinx zijn grote FPGA's in vier kleinere chips met hogere opbrengsten en verbond deze met de silicium-tussenlaag.2.5D-pakketten werden zo geboren en werden uiteindelijk op grote schaal gebruikt voor processorintegratie met hoge bandbreedte (HBM).
Diagram van een 2,5D-pakket
3D-verpakking
In een 3D IC-pakket worden de logica-chips op elkaar gestapeld of met opslag-chips, waardoor het niet meer nodig is om grote System-on-Chips (SoC's) te bouwen.De matrijzen zijn met elkaar verbonden door een actieve tussenlaag, terwijl 2,5D IC-pakketten geleidende hobbels of TSV's gebruiken om componenten op de tussenlaag te stapelen, verbinden 3D IC-pakketten meerdere lagen siliciumwafels met componenten met behulp van TSV's.
TSV-technologie is de sleuteltechnologie in zowel 2,5D- als 3D-IC-pakketten, en de halfgeleiderindustrie gebruikt HBM-technologie om DRAM-chips in 3D IC-pakketten te produceren.
Een dwarsdoorsnede van het 3D-pakket laat zien dat de verticale verbinding tussen siliciumchips wordt bereikt via metallische koperen TSV's.
Chiplet
Chiplets zijn een andere vorm van 3D IC-verpakkingen die de heterogene integratie van CMOS- en niet-CMOS-componenten mogelijk maken.Met andere woorden: het zijn kleinere SoC's, ook wel chiplets genoemd, in plaats van grote SoC's in een pakket.
Het opsplitsen van een grote SoC in kleinere, kleinere chips biedt hogere opbrengsten en lagere kosten dan een enkele kale chip.Met chiplets kunnen ontwerpers profiteren van een breed scala aan IP-adressen zonder dat ze hoeven na te denken over welk procesknooppunt ze moeten gebruiken en welke technologie ze moeten gebruiken om het te vervaardigen.Ze kunnen een breed scala aan materialen gebruiken, waaronder silicium, glas en laminaten om de chip te vervaardigen.
Op Chiplet gebaseerde systemen bestaan uit meerdere Chiplets op een tussenlaag
Fan Out-pakketten
In een Fan Out-pakket wordt de “verbinding” van het oppervlak van de chip afgewaaid om meer externe I/O te bieden.Er wordt gebruik gemaakt van een epoxyvormmateriaal (EMC) dat volledig in de matrijs is ingebed, waardoor processen als wafer bumping, fluxing, flip-chip montage, reiniging, bodemspuiten en uitharden overbodig worden.Er is dus ook geen tussenlaag nodig, waardoor heterogene integratie veel eenvoudiger wordt.
Fan-out-technologie biedt een kleiner pakket met meer I/O dan andere pakkettypen, en in 2016 was het de technologiester toen Apple de verpakkingstechnologie van TSMC kon gebruiken om zijn 16 nm-applicatieprocessor en mobiele DRAM te integreren in één pakket voor de iPhone 7.
Fan-out verpakking
Fan-Out Wafer Level-verpakking (FOWLP)
FOWLP-technologie is een verbetering ten opzichte van wafer-level packing (WLP) die meer externe verbindingen voor siliciumchips biedt.Het omvat het inbedden van de chip in een epoxyvormmateriaal en vervolgens het construeren van een herverdelingslaag met hoge dichtheid (RDL) op het wafeloppervlak en het aanbrengen van soldeerballen om een gereconstitueerde wafel te vormen.
FOWLP biedt een groot aantal verbindingen tussen de verpakking en het applicatiebord, en omdat het substraat groter is dan de matrijs, is de matrijssteek eigenlijk meer ontspannen.
Voorbeeld van een FOWLP-pakket
Heterogene integratie
De integratie van verschillende afzonderlijk vervaardigde componenten in assemblages van een hoger niveau kan de functionaliteit verbeteren en de bedrijfseigenschappen verbeteren, zodat fabrikanten van halfgeleidercomponenten functionele componenten met verschillende processtromen in één assemblage kunnen combineren.
Heterogene integratie is vergelijkbaar met system-in-package (SiP), maar in plaats van meerdere kale dies op één substraat te combineren, combineert het meerdere IP's in de vorm van Chiplets op één enkel substraat.Het basisidee van heterogene integratie is het combineren van meerdere componenten met verschillende functies in hetzelfde pakket.
Enkele technische bouwstenen in heterogene integratie
HBM
HBM is een gestandaardiseerde stapelopslagtechnologie die kanalen met hoge bandbreedte biedt voor gegevens binnen een stapel en tussen geheugen en logische componenten.HBM-pakketten stapelen geheugenchips en verbinden ze met elkaar via TSV om meer I/O en bandbreedte te creëren.
HBM is een JEDEC-standaard die meerdere lagen DRAM-componenten verticaal integreert binnen een pakket, samen met applicatieprocessors, GPU's en SoC's.HBM wordt voornamelijk geïmplementeerd als een 2,5D-pakket voor high-end servers en netwerkchips.De HBM2-release pakt nu de capaciteits- en kloksnelheidsbeperkingen van de oorspronkelijke HBM-release aan.
HBM-pakketten
Tussenlaag
De tussenlaag is de leiding waardoor de elektrische signalen worden doorgegeven vanaf de kale chip of plaat met meerdere chips in de behuizing.Het is de elektrische interface tussen de stopcontacten of connectoren, waardoor de signalen verder weg kunnen worden doorgegeven en ook kunnen worden aangesloten op andere stopcontacten op het bord.
De tussenlaag kan gemaakt zijn van silicium en organische materialen en fungeert als een brug tussen de meervoudige matrijs en het bord.Silicium-tussenlagen zijn een beproefde technologie met een hoge I/O-dichtheid met hoge fijne pitch en mogelijkheden voor TSV-vorming en spelen een sleutelrol bij het verpakken van 2,5D- en 3D-IC-chips.
Typische implementatie van een door het systeem gepartitioneerde tussenlaag
Herverdelingslaag
De herverdelingslaag bevat de koperverbindingen of uitlijningen die de elektrische verbindingen tussen de verschillende delen van de verpakking mogelijk maken.Het is een laag van metallisch of polymeer diëlektrisch materiaal dat in de behuizing kan worden gestapeld met een kale chip, waardoor de I/O-afstand van grote chipsets wordt verkleind.Herverdelingslagen zijn een integraal onderdeel geworden van 2,5D- en 3D-pakketoplossingen, waardoor de chips erop met elkaar kunnen communiceren via tussenlagen.
Geïntegreerde pakketten die gebruik maken van herverdelingslagen
TSV
TSV is een belangrijke implementatietechnologie voor 2,5D- en 3D-verpakkingsoplossingen en is een met koper gevulde wafer die zorgt voor een verticale verbinding via de siliciumwafelmatrijs.Het loopt door de gehele matrijs en zorgt voor een elektrische verbinding, en vormt het kortste pad van de ene kant van de matrijs naar de andere.
Doorlopende gaten of via's worden tot een bepaalde diepte geëtst vanaf de voorkant van de wafer, die vervolgens wordt geïsoleerd en gevuld door een geleidend materiaal (meestal koper) af te zetten.Zodra de chip is vervaardigd, wordt deze vanaf de achterkant van de wafer dunner gemaakt om de via's en het metaal dat op de achterkant van de wafer is afgezet bloot te leggen om de TSV-verbinding te voltooien.
Posttijd: 07-07-2023